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        bearlin12的個人空間 http://www.newnew88.com/1674463 [收藏] [復制] [分享] [RSS]

        日志

        版圖筆記(1)

        熱度 25已有 92442 次閱讀2019-6-19 09:21 |個人分類:版圖筆記|系統分類:芯片設計| 版圖、筆記

        芯愿景導入電路

        ① Cadence下:

        FileExportEDIF 200...Browe選擇文件Output File 改名OK

        導出edif out后叫經理導入到共享,再從共享拉到桌面。

        ② ChipAnalyzer下:

        文件導出EDIF 200網表格式。

        D/Chiplogic Family/ChipAnalyzer/Bin下找到導出的網表文件。

        D/Chiplogic Family/ChipMaster/Project下復制多一個AnalogLib1,再建多一個數字電路的文件夾,只要Symbol

        ③ ChipMaster下:

        新建單元庫導入***.out文件刪除多余單元再導入***.edif文件打開頂層文件。

        設置頂層文件(右鍵設置為頂層文件)電路顯示線網列表窗口全選后右鍵自動標號化長引線...填寫引線長度閾值回到頂層文件調整間距導出EDIF 200放到共享上叫經理導入Cadence

        (去掉提圖中的懸空線頭:工具選項單元數閾值:0

        ④ Cadence下:

        導入EDIF 200

        設置點亮線加粗

        CIW窗口的ToolsDisplay Resource Manager...EditLayers下選LSW分別設置y1 drawing,y2 drawing,y3 drawing……的Line Style

        查找單元器件(電路)

        EditSearchFinal

        長出nplus\pplus(鋁柵)

        (先畫上area層)VerifyDRC設置Rules File文件(gate.rulOK

        加載技術文件

        ToolsTechnology File Manager...Attach...

        回原點

        EditotherMove Origin

        基于DraculaLVS

        ① 建立文件

        單獨建一個run LVS文件夾,在這個文件夾里導入版圖的***.gds文件;電路的***.cdl文件;復制好規則文件***.lvs

        ① vi ***.lvs改寫兩項

        PRIMARY=版圖文件名;

        INDISK=版圖文件名.gds

        ② LOGLVS

        Cir netlistcdl文件名)con ...(電路名)xPDRACULA/g ***.lvs/fjxrun.com

        ③ vi lvs.lvs(打開lvs文件,檢查錯誤)

        查找DraculaLVS錯誤

        ① ToolsDracula Interactive,會出現DRCLVS工具欄

        ② LVSSetup...

        ③ Dracula Data Path中輸出LVS的路徑,會跳出View LVS選項卡

        *Dracula修改版圖后可直接jxrun.comLVS,修改電路需重新開始跑LVS

        制成cell

        EditHierarchyMake Cell...

        打散cell

        EditHierarchyFlatten...

        切角

        EditOtherModify Corner...chamfer(角)

        進入模塊編輯

        Shift+X 退出:shift+B

        看到總模塊的情況下編輯指定模塊

        X 退出:shift+B

        生長層

        CreateLayer Generation...在這層的基礎上 GROW BY距離 =需要生長層

        全范圍縮小增大

        EditotherSize設置Size Value

        電容算法

        電阻算法

        取消查看DRC錯誤

        VerifyMakesDelete All...OK

        Library Manger分類

        勾選Show CategoryCategory下建TOP

        從其他路徑下加載Library

        Library ManagerEditLibrary PathOKEditAdd Library選擇LibrarySave AS

        環線

        createMultipart PathF3

        Subrectangle:(中間孔的設置)

        Layer:cont

        Begin offset-0.3(孔到包圍線頂部距離)

        End offset-0.3(孔到包圍線底部距離)

        Width0.8(孔的寬度) Length0.8(長度)

        Space1.2(孔與孔的距離)

        Separation-1(孔中心到環中心線的距離,多排孔改這個距離即可)

        Gapminimum

        Fustification:center(中心對稱)

        Enclosure Subpath:(外包層設置)

        Layerpplus

        Begin offset0.5 Enclosure-0.5

        End offset0.5

        Applysave.Template

        版圖里查找標號

        (要有text層!)

        Shift+SSearch for: labelAdd Criteriatext==標號勾選Zoom To FigureApply或者next

        識別線名

        (在Dracula LVS時)View LVS選中線Cursor Pick

        Library里移除或引進的Library

        (只看不見,不刪除!)

        Library Manager下的EditLibrary PathOK選中其中一個LibraryEditRemove Library Definition

        替換電阻電容(電路)

        Library Manager下復制analogLib的電阻電容。

        CIW下:ToolsCDFEditCDF TypeBaseBrowse選擇復制到的Library下的電阻電容下拉到Simulation InformationEditChoose SimulatorauCdl修改Malel Name

        Pcell基本操作

        添加圖層:LSWEditSet Valid Layers...Stretch dgtOK

        版圖窗口下:ToolsPcellStretchStretch in XX方向拉伸)、Stretch in YY方向拉伸)、Qualify(指定對象)、Modify(修改)、Redefine..(重新定義)】

        Stretch in X——沿X方向拉伸(垂線)

        Stretch in Y——沿Y方向拉伸(橫線)

        查看:PcellParametersSummarize

        修改:PcellStretchModify選擇Stretch線進行修改

        保存:PcellCompileTo Pcell或點保存

        查看版圖里的庫

        Shift+T

        查找版圖DRC錯誤

        VerifyMarkersFind...勾選Zoom To Markers

        版圖復制layout里自動變換成當前Library

        復制LayoutTo下的Library改成目標Library勾選Copy Hierarchical Update InstancesOKOverwirte All(覆蓋)或Fix Erros(命名)OK

        修改Netlist

        搜索:/NP(大寫N向上翻,小寫n向下翻)查找所有NP%/NP/PM/gwq

        range 指范圍,1,7指第一行至第七行,1,$指從第一行至最后一行,就是整篇文章, 也可以%代替。%是目前編輯的文章,#是前一次編輯的文章。

        pattern 指要被換掉的字串,可以用regexp來表示。

        string PatternString所取代

        c Confirm,每次替換前詢問

        e 不顯示error

        g globe,不詢問,整行替換前詢問

        i ignore不分大小寫。

        LVS跳線設置

        LVS OptionsConnect勾選Connet nets with...(:)

        打開Calibre運行LVSDRC

        /home/lcm 0315Vi .bashrc復制/user/local/eda/……/license.dat/home/lcm0315回車運行

        華潤工藝轉換方正工藝

        在做好的Library下:cell復制cell_copy打散cell_copyT2改成A2新建Library再復制打散的cell_copy到新Librarycell_copy上生長gate.rul(最好單獨一層)DRC根據錯誤,在原Librarycell里改錯再重復轉換步驟,如此往復,直到修改完成。

        發表評論 評論 (23 個評論)

        回復 CmosLgh 2019-6-22 16:22
        感謝前輩分享layout心得,我常來學習哈!
        回復 豆珠程 2019-7-9 22:42
        多謝
        回復 豆珠程 2019-7-9 22:45
        電容和電阻算法看不到
        回復 bearlin12 2019-7-10 09:00
        豆珠程: 電容和電阻算法看不到
        可能我權限不夠,傳上去的圖片顯示不了。
        回復 吹泡泡的小魚 2019-7-12 18:16
        不錯
        回復 賬戶已登錄 2019-7-18 11:21
        感謝分享,謝謝
        回復 baihushan 2019-9-4 14:41
        高端,可惜我不是搞IC的,看不懂啊
        回復 @@@12 2019-9-18 11:01
        感謝前輩分享layout心得,我常來學習哈!
        回復 徐敬昊 2019-9-25 11:30
        闊以闊以很棒!
        回復 haoren007 2019-10-26 10:00
        為一個樂于分享的人點贊,祝愿你的職業生涯輝煌無比。
        回復 千雪 2020-2-20 18:57
        學習了
        回復 Matin_ 2020-3-5 23:20
        已收藏,謝謝大神。
        回復 胡彤 2020-4-29 10:53
        感謝樓主分享
        回復 長安歸故里 2020-5-13 17:01
        感謝分享,謝謝
        回復 牛海領 2020-6-26 09:37
        請問怎么關注博主呢?
        回復 出來打籃球 2020-6-30 00:33
        感謝樓主分享
        回復 CmosLgh 2020-8-31 11:26
        從工藝庫調入一個模塊的版圖,我想把整體打散后修改某一小部分,但是不想全部層打散,想保持模塊中各個MOS管等器件是一個整體,怎么操作呢?
        還有Flatten菜單中 one level 和 displayed levels 各是什么意思呢?
        請版圖幫我解答下,謝謝呢!
        回復 new_bird 2020-9-29 09:48
        贊一個
        回復 李玉彬 2020-10-9 21:40
        感謝前輩
        回復 ICczw 2020-10-11 19:12
        感謝
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