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        日志

        分享 [轉]Python文件常見操作
        2018-7-17 15:34
        https://www.cnblogs.com/jiangzhaowei/p/6123432.html Python 文件常見操作*** 1 、r或rt 默認模式,文本模式讀 2 、rb 二進制文件 3 、w或wt 文本模式寫,打開前文件存儲被清空 4 、wb 二進制寫,文件存儲同樣被清空 5 、a 追加模式,只能寫在文件末 ...
        1236 次閱讀|0 個評論
        分享 UVM Info
        2018-6-23 13:36
        1. `umm_info("category","Display info",UVM_LOW) (1)UVM默認顯示UVM_LOW和UVM_MEDIUM,如何顯示UVM_HIGH信息? 2. 路徑索引可以通過get_full_name函數來獲取。 $dispaly("The full name of current component is : %s ", get_full_name());
        個人分類: UVM|936 次閱讀|0 個評論
        分享 Primetime violation review
        2018-6-19 09:18
        特例: 1. Latch有timing borrow 不一定正確, 由電路功能決定 當latch 有timing borrow的時候,有可能會產生glitch,影響后續電路功能! 2.latch有setup violation有可能是電路功能中的false path 當一個high pulse 即作為data,又作為high through clock時,上升沿需 ...
        個人分類: STA|649 次閱讀|0 個評論
        分享 Linux
        2018-6-11 06:43
        #!/bin/csh -f if ( -e /cadtools/shell/.cshrc ) then source /cadtools/shell/.cshrc endif alias gm gvim alias gmdf gvimdiff alias ll ls -l alias lt ll -t alias la ll -a alias rm rm -i alias diskplace du -h --max-depth 1 alias newterm gnome-terminal alias h history alias ...
        個人分類: STA|734 次閱讀|0 個評論
        分享 SystemVerilog 與 C語言的接口
        2018-6-11 06:05
        1. System verily 與C語言之間的數據傳遞 Verilog使用編程語言接口(Programming Language Interface)來跟C語言程序交互。 使用比較復雜。 SystemVerilog使用直接編程接口(Direct Programming Interface),他能跟家簡單的連接C,C++或者其他非Ve ri lo g, 一旦使用import語句導入了一個C程序,就可以像調用SV中的子程 ...
        個人分類: Verification|769 次閱讀|0 個評論
        分享 The advance of SystemVerilog
        2018-5-26 21:53
        1. 回調(P237) (1)為測試平臺提供一個“鉤子”,以便測試程序在不修改原始類的情況下注入新的代碼; (2)注入錯誤,放棄事務,延遲事務,將事務跟其他事務同步,將事務放進記分板,收集覆蓋率數據等; (3)使用方法: 1)建立Driver_cbs類,其中有virtual task pre_task; post_task;其中的task的 ...
        個人分類: Verification|841 次閱讀|0 個評論
        分享 為什么會出現 "Path is unconstrained"?
        2018-3-30 13:39
        ******************************************************************** Link: http://www.eefocus.com/hjacky/blog/15-01/310114_45a67.html 1.邏輯里面沒有reg,或者latch這種會被clock約束的邏輯,比如整個邏輯里面輸入輸出沒寄存,就是一坨組合邏輯; 2.時鐘的傳遞有問題,比如reg/latch的時鐘端沒有接收到 ...
        個人分類: STA|1610 次閱讀|0 個評論

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