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        分享 cadence ADE導出引腳順序不對,和CDF不一致
        suifengpiaoyang 2021-11-19 10:12
        先了解CDF的格式和原理,參考CDF相關help文檔。 描述下常見的幾個問題: 一般來說,自己建立的stdcell庫,或者搭建的一些電路cell,只有hspiceD view,那么在用spectre仿真時就會有問題。另外,有時只有stdcell的cdl格式網表,hspice仿真器可以正確識別cdl網表,但是spectre識別不了。 這時,需要用的spp -converter&nb ...
        122 次閱讀|0 個評論
        分享 vcs-mx和finesim混合仿真
        suifengpiaoyang 2021-11-5 14:34
        據說vcs-xa混紡里的xa不再更新,所以嘗試和finesim搭配做混合仿真。 這兩家伙的網上資料少的可憐。 模擬包數字,容易出現模擬線網名_1 _0和數字net 無法對應的問題,也容易出現module和例化兩者順序對應不上,容易搞吐血,所以如果接口信號少,參考finesim安裝路徑下的demo,是可以很簡單的做成模擬包數字 ...
        個人分類: 電路設計|796 次閱讀|0 個評論 熱度 10
        分享 finesim的feature添加
        suifengpiaoyang 2020-9-13 23:25
        感謝 http://bbs.eetop.cn/thread-871122-1-1.html的提示,大概知道了一些邏輯關系。 用scl-keygen卻是方便簡潔,用之前修改src文件,應該可以在任意 packedge里添加feature,具體具有什么feature在調用finesim仿真時會有提醒,根據提醒找一個地方添加就行了,我隨便看到59里空白多,就在59段添加, finesim2015只要添 ...
        個人分類: 記錄|1244 次閱讀|0 個評論
        分享 文章參考價值
        suifengpiaoyang 2015-12-4 14:14
        “只需打印transactiononcircuitandsystem,JSSC,transactiononpowerelectronics,verylargescaleintegration 這些質量高,也適合我們,其他的意義不大?!?/dd>
        個人分類: 記錄|528 次閱讀|0 個評論
        分享 尾電流大于第二級電流時的擺率
        suifengpiaoyang 2015-9-18 15:40
        silergy的筆試題里考了這樣一個題,雙轉單時,差分對尾電流大于第二級電流時的擺率。 通過回來仿真分析,當輸入正階躍,即輸出電壓經歷正的slew時,流過電容的電流應該是Iss/Cc, 相反的,經歷負的slew時,流過電容的電流應該是I2/Cc. ...
        個人分類: 電路設計|776 次閱讀|0 個評論
        分享 Capfree型LDO
        suifengpiaoyang 2015-8-3 14:47
        參考2007年T. MOK JSSC的capfree型LDO論文,搭了一個電路調試。按照論文里的說法,輸出電容100pf足夠,而且內部電路靜態消耗電流很?。ㄕ撐睦餂]有明說,但是反推吧,畢竟他說100uA),實際調試時發現他這個結構其實有很多不足,100mA-1us的負載電流突變加載在一個100p的電容上,導致輸出電壓急劇下降,從一個2.5V的 ...
        個人分類: 電路設計|1517 次閱讀|2 個評論 熱度 1
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